矽晶片可以做到多薄？
在不斷追求摩爾定律和滿足日益增長的異構積體電路需求的過程中，基板厚度問題已從結構上的次要考慮因素轉變為關鍵的工程瓶頸。隨著電子設備朝著前所未有的便攜性和性能水準發展，業界越來越關注：矽晶圓究竟能做到多薄？
而標準的300毫米 優質矽晶片通常情況下，薄膜進入生產線時的厚度約為775微米（μm），但最終應用往往需要大幅減薄。這個過程被稱為“減薄”或“背面研磨”，它挑戰晶體完整性的極限。
標準基線與極端稀疏
大多數半導體製程的起點都是設計具有機械強度的基板。例如，典型的 200mm 基板。 測試矽片尺寸可能在 725μm 到 735μm 之間。這些尺寸並非隨意設定；它們經過精心設計，能夠承受擴散、離子注入和化學氣相沉積 (CVD) 的熱循環，而不會因自身重量而變形或斷裂。
然而，現代電力電子和3D NAND快閃記憶體需要更精細的製程。 「超薄」晶圓通常定義為厚度小於100μm的晶圓。在先進的研究環境和特定的高端生產環節——例如透過FSM等專業管道採購材料的環節——晶圓的厚度現在可以常規加工至50μm、20μm，甚至用於柔性電子裝置的驚人5μm。
「紙薄」矽的機械限制
實現超薄的主要障礙在於單晶矽固有的脆性。隨著晶格被磨薄，內部應力會釋放出來。厚度減至 50μm 的晶圓不再像剛性板，而更像金屬箔。此時，材料會出現明顯的「切縫損失」和「彎曲」（翹曲）。
為了緩解這些問題，工程師們採用了臨時晶圓鍵結（TWB）技術。在研磨和後續背面金屬化過程中，功能晶圓被黏合到剛性載體上——通常是堅固的測試矽晶圓或合成玻璃基板。這為晶圓在潔淨室內的自動化搬運系統中運作提供了必要的結構支撐。
為什麼我們需要超薄晶圓？
推動100微米以下尺寸領域的主要技術催化劑有三點：
- 垂直整合（TSV）在3D封裝中，矽通孔（TSV）必須貫穿晶片的整個厚度，以達到電氣互連。更薄的晶圓意味著更短的TSV，這轉化為更低的電阻、更小的延遲和更高的訊號完整性。
- 散熱在高功率應用中，熱是最大的敵人。厚基板會起到不必要的隔熱作用。透過減少矽的厚度，可以將主動電路產生的熱量更有效地傳導至散熱器。這點在比較標準矽和寬帶隙材料（例如碳化矽晶片）時尤其重要，而碳化矽晶片本身就具有優異的導熱性，但仍需優化厚度面積比才能發揮其最佳性能。
- 外形尺寸和靈活性對於穿戴式技術和可折疊顯示器而言，基板必須能夠物理彎曲。矽在厚度達到 10-30μm 時具有柔性，因此可實現「系統級薄膜」架構。
先進磨削技術的作用
要達到這些極限需要的不只是砂紙。它涉及粗磨、精磨和拋光等多個步驟。粗磨可以高速去除大部分材料，但會留下「次表面損傷」（SSD）——微小的裂紋，這些裂紋可能導致災難性的故障。
精細研磨和後續的化學機械拋光 (CMP) 是修復階段。這些步驟去除 SSD 層，最終獲得鏡面般的光潔度，總厚度變化 (TTV) 小於 1μm。對於透過 FSM 等專業供應商的產品目錄採購高精度基板的使用者而言，確保低 TTV 對於後續光刻製程的精確度至關重要。
矽與碳化矽：厚度對比
雖然矽是目前應用最廣泛的材料，但電動車 (EV) 的興起使碳化矽 (SiC) 脫穎而出。碳化矽比普通矽硬度高，但也更脆。因此，減薄碳化矽薄膜需要採用更先進的材料。 碳化矽晶片這是一項更艱鉅且成本更高的任務。雖然矽可以用鑽石砂輪相對容易地減薄，但碳化矽則需要特殊的拋光液和更長的拋光時間。儘管面臨這些挑戰，業界仍在努力將碳化矽的厚度降低到 100 微米，以最大限度地降低功率 MOSFET 的導通電阻。
未來：小於 10 微米？
是否存在理論極限？當厚度接近 5μm 時，我們會遇到范德華力和表面張力效應，如果沒有專門的靜電載體，幾乎無法操作。此外，在極薄的薄膜厚度下，如果背面研磨過於靠近有源結區域，矽內部的摻雜分佈（對半導體功能至關重要）可能會受到影響。
結論
「矽晶圓能做到多薄」這個問題的答案，最終取決於物理極限和加工設備能力之間的平衡。雖然775微米仍是優質矽晶圓的業界標準起始厚度，但你智慧型手機中的成品厚度可能只有這個值的十倍。
隨著半導體產業邁向「超越摩爾定律」的尺度擴展，超薄襯底技術的掌握仍將是創新的基石。無論是採用標準矽材料或是探索碳化矽的晶體優勢，趨勢都十分明確：半導體的未來將變得越來越薄。對於希望探索這些極限的工程師和研究人員而言，從像FSM這樣經驗豐富的供應商處採購高品質基板，可以確保其專案的基礎——無論多麼薄——都具有結構穩定性和化學純度。